차세대 반도체, ‘2진법’과 ‘실리콘’의 한계를 넘어설까?
차세대 반도체, ‘2진법’과 ‘실리콘’의 한계를 넘어설까?
  • 양대규 기자
  • 승인 2019.11.04 08:20
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‘0과 1’의 한계를 넘는 ‘양자컴퓨터’와 ‘3진법 반도체’
실리콘을 넘어서는 차세대 반도체 소재 ‘탄소나노튜브'
실리콘보다 전력 효율 높고, 발열 적은 'III-V 반도체'

[디지털투데이 양대규 기자] 컴퓨팅 능력을 높이기 위해 반도체 업계에서는 꾸준히 다양한 방법들을 개발하고 있다. 소재, 공정, 설계 등 여러 영역에서 한계를 극복하기 위해 새로운 도전이 시작되고 있다.

공정 부분에서는 최근 삼성전자와 TSMC가 ASML의 EUV(극자외선) 노광장비를 이용해, 10nm(나노) 아래의 초미세 공정을 성공시킨 바 있다. 양사는 최근 5nm 공정의 양산을 눈앞에 두고 있으며, 2~3nm 공정까지도 양산을 준비하고 있다.

업계 관계자들은 이미 생산 공정에서는 미세화 수준이 한계에 가까울 정도로 개발·양산되고 있는 것으로 보고 있다. 이에 최근에는 공정 외에도 소재와 설계 등 반도체의 한계를 극복할 다양한 방법이 개발되고 있다.

4일 업계에 따르면, 구글이 ‘양자 우월성’을 주장하며 새로운 양자컴퓨터 칩을 개발했다. 이는 기존의 기본적인 컴퓨터 언어인 0과 1로 구분되는 2진법 바이너리(binary)를 극복하는 중요한 예로 주목받고 있다. 앞서 7월에는 국내 연구진이 대면적 웨이퍼에 ‘3진법 반도체’를 구현하면서 반도체 성능을 획기적으로 끌어올릴 수 있다는 기대감을 주었다.

컴퓨팅 설계 외에도 최근에는 ‘실리콘’이 아닌 다른 소재를 통해 반도체의 성능을 획기적으로 끌어올릴 방법이 점점 실용화를 앞두고 있다. 지난 9월 MIT는 탄소 기반 프로세서를 개발했으며, 최근에는 실리콘 기반 칩의 한계를 극복하기 위해 III-V(3-5족) 반도체가 주목받고 있다.

0과 1로 이루어진 '바이너리'(사진=양대규 기자)
0과 1로 이루어진 '바이너리'(사진=양대규 기자)

‘0과 1’의 한계를 넘는 ‘양자컴퓨터’와 ‘3진법 반도체’

최근 구글이 새로운 양자컴퓨터 칩을 개발해, 컴퓨팅 능력을 획기적으로 끌어올렸다고 해 주목받았다. 지난 23일(현지 시각) 구글은 양자우월성을 달성했다며, 국제학술지 네이처에 “새로운 양자컴퓨터 칩 ‘시커모어’ 개발에 성공했다”는 것을 증명하는 논문을 게재했다.

양자컴퓨터는 기존의 반도체가 가지는 0과 1의 반복된 언어 ‘바이너리’를 극복하는 기술을 가지고 있다. 양자컴퓨터가 가지는 큐비트(qubit)라는 특성은 ‘있다’와 ‘없다’가 아닌 제 3의 영역을 가지며 기존의 바이너리가 가진 한계를 극복할 수 있다는 것이다.

0과 1의 한계를 극복하면 하나의 칩 안에 처리할 수 있는 능력이 기하급수적으로 늘어나게 된다. 이런 한계의 극복은 양자컴퓨터 외에 다른 방법으로도 시도되고 있다. 대표적인 예가 ‘3진법 반도체’다. 업계 관계자들은 아직 기술에 대한 이해가 더 필요한 양자컴퓨터보다 3진법 반도체의 상용화가 더욱 빠를 것으로 기대하고 있다. 국내에서 3진법 반도체를 대면적 웨이퍼에 구현했기 때문이다. 이는 곧 양산화가 가능하다는 것을 의미한다.

지난 7월 삼성전자는 UNIST(울산과학기술원) 전기전자컴퓨터공학부 김경록 교수 연구팀이 초절전 '3진법 금속-산화막-반도체(Ternary Metal-Oxide-Semiconductor)'를 세계 최초로 대면적 실리콘 웨이퍼에서 구현하는 데 성공했다고 밝혔다.

반도체 업계는 AI, 자율주행, 사물인터넷 등 대규모 정보를 빠르게 처리하는 고성능 반도체를 만들기 위해 반도체 소자의 크기를 줄여 집적도를 높여 왔다. 또한 업계는 현재 2진법 기반의 반도체에서 정보를 처리하는 시간을 단축하고, 성능을 높일수록 증가하는 소비전력을 줄이는 문제를 해결하기 위해 고민해 왔다. 이를 해결할 방법으로 '3진법 반도체'가 주목받고 있다.

3진법 반도체는 0, 1, 2 값으로 정보를 처리한다. 3진법 반도체는 처리해야 할 정보의 양이 줄어 계산 속도가 빠르고 그에 따라 소비전력도 적다. 또한, 반도체 칩 소형화에도 강점이 있다. 예를 들어, 숫자 128을 표현하려면 2진법으로는 8개의 비트(bit, 2진법 단위)가 필요하지만 3진법으로는 5개의 트리트(trit, 3진법 단위)만 있으면 저장할 수 있다.

현재 반도체 소자의 크기를 줄여 단위면적당 집적도를 높여 급격히 증가하는 정보를 효과적으로 처리하려면 소자의 소형화로 인한 양자역학적 터널링 현상이 커져 누설전류가 증가한다. 또한, 그로 인해 소비전력도 증가하는 문제가 크다.

김경록 교수 연구팀은 소비전력 급증의 주요 원인 중 하나인 누설 전류를 획기적인 발상의 전환을 통해 반도체 소자에서 정보를 처리하는 상태를 구현하는데 활용한다. 연구팀은 누설전류의 양에 따라 정보를 3진법으로 처리하도록 구현했다.

김 교수팀은 이번 연구를 통해 현재 산업계에서 널리 활용되고 있는 반도체 공정에서 3진법 반도체를 구현해 상용화에 대한 기대감도 높였다.

UNIST 전기전자컴퓨터공학부 김경록 교수(사진=UNIST)
UNIST 전기전자컴퓨터공학부 김경록 교수(사진=UNIST)

김경록 교수는 "이번 연구결과는 기존의 2진법 반도체 소자 공정 기술을 활용해 초절전 3진법 반도체 소자와 집적회로 기술을 구현했을 뿐만 아니라, 대면적으로 제작돼 3진법 반도체의 상용화 가능성까지 보여줬다는 것에 큰 의미가 있다"며, "기존 2진법 시스템 위주의 반도체 공정에서 3진법 시스템으로 메모리 및 시스템 반도체의 공정∙소자∙설계 전 분야에 걸쳐 미래 반도체 패러다임 변화를 선도할 것"이라고 말했다.

실리콘을 넘어서는 차세대 반도체 소재 ‘탄소나노튜브'

반도체 업계에서는 실리콘의 한계를 극복하기 위한 소재를 개발하기 위해 꾸준히 노력해왔다. 실리콘 기반의 반도체가 더 이상 ‘무어의 법칙’에 따라 성능이 증가하지 않을 것이라는 우려가 나오고 있기 때문이다. 실리콘 트랜지스터의 성장이 멈추고 점점 비효율적으로 될 때가 다가온다는 것이다.

이에 최근 MIT에서 개발한 탄소 나노튜브(CNT) 기반의 새로운 반도체와 GaN과 GaAs 등을 이용한 III-V 반도체에 대한 관심이 커지고 있다.

MIT의 연구원들이 산업 표준 설계 흐름과 공정을 이용해 탄소 나노튜브 트랜지스터를 사용한 16비트 RISC-V 마이크로프로세서(MPU)를 만드는 데 성공했다. 이는 실리콘 마이크로프로세서보다 10배 높은 에너지 효율을 보이는 것으로 나타났다.

연구에 참여한 EECS(전자 엔지니어링&컴퓨팅 과학) 슈레이커 교수는 "실리콘에는 한계가 있다”며, “우리가 계속해서 컴퓨팅에서 우위를 차지하기를 원한다면 탄소 나노튜브는 그 한계를 극복하는 가장 유망한 방법 중 하나다. 이 논문은 탄소 나노튜브로 칩을 만드는 방법을 완전히 재조명한다"고 설명했다.

전문가들은 새로운 소자 기술인 탄소 나노튜브 전계효과 트랜지스터(CNFET) 기반 디지털 회로가 상당한 에너지 효율 편익을 보장하는 하나의 접근방식을 제공하지만, 나노스케일의 결함과 탄소 나노튜브의 가변성 제어가 어려워, 큰 규모의 통합 시스템의 실현은 어려웠다고 설명한다.

연구진이 개발한 RV16X-NANO 다이의 현미경 이미지(사진=네이처)

연구진이 개발한 MPU는 1만 4000개 이상의 보완 메탈-옥사이드-반도체 CNFET로 구성되며 산업 표준 설계 흐름과 프로세스를 사용해 설계·제작된다. 연구에 따르면 CNFET는 실리콘에 비해 에너지 효율이 약 10배, 속도가 훨씬 빠른 특성을 가지고 있다. 그러나 스케일로 가공할 때 트랜지스터는 성능에 영향을 미치는 결함이 많이 발생하기 때문에 실용성이 떨어지는 상황이다.

이상적으로 CNFET는 비트 1과 0에 해당하는 전도성을 OFF로 전환하기 위해 특성이 필요하다. 하지만 탄소 나노튜브의 작은 영역이 금속성이 되면서 트랜지스터의 전환을 늦추거나 멈추게 하는 문제가 지속적으로 제기됐다.

전문가들은 이런 고장을 버티려면, 약 99.999999%(8나인)의 순도의 탄소 나노튜브를 필요로 한다고 지적한다. 이런 고순도 탄소 나노튜브의 양산은 사실상 불가능한 수준이다.

이에 연구원들은 ‘DREAM’(금속화된 탄소 나노튜브의 복원력 디자인)이라는 기술을 고안했다. 이 기술은 금속 CNFET를 컴퓨팅에 지장을 주지 않도록 배치한다. 그렇게 함으로써, 연구진은 순도 요구조건을 크게 완화했다. 기존보다 1만 배 낮은 약 99.99%(4나인) 순도의 탄소 나노튜브로도 반도체 설계가 가능하다는 것이다.

슈레이커는 "DREAM의 말장난은 매우 의도적인 것이다. 왜냐하면 그것은 꿈의 해결책이기 때문”이라며, "이것을 통해 우리는 선반에 탄소 나노튜브를 웨이퍼에 떨어뜨리고, 다른 특별한 일도 하지 않고 그냥 정상처럼 회로를 만들 수 있다"고 설명했다.

연구진의 주요 목표는 칩을 양산하는 것이다. 이를 위해 연구진은 연구를 지원하는 DARPA의 프로그램을 통해 실리콘 칩 파운드리 제조 기법을 구현하고 있다. 탄소나노튜브로 만들어진 칩의 공급 시점이 언제가 될지는 미정이지만, 슈레이커는 “5년 미만일 수 있다고” 말했다.

실리콘보다 전력 효율 높고, 발열 적은 'III-V 반도체'

탄소 외에 최근 주목을 받고 있는 차세대 소재는 원소 주기율표의 3열과 5열에 위치한 3-5족 원소를 이용한 III-V 반도체다.

업계 관계자들은 가까운 미래의 전자 장치는 센서를 포함하고 무선으로 데이터를 제어 센터로 전송해야 한다며, 이를 위해 실리콘 CMOS의 기능을 III-V 반도체와 결합한 단일 칩을 만드는 것이 필요하다고 말한다.

전문가들은 III-V 반도체는 질산갈륨(GaN)과 인듐갈륨 비소나이드(InGaAs) 등이 있다. 이들은 독특한 특성 덕분에 LED와 5G 통신에 유달리 적합해 시스템 전체의 효율성이 높아진다고 말했다. 첨단 통신 시스템의 실리콘은 발열 문제가 심각하다. 현재 시중에 나와 있는 5G 모바일 기기가 사용 중 매우 뜨거워졌다가 잠시 후 꺼지는 것도 실리콘의 한계 때문이다.

실리콘 기반의 반도체 웨이퍼(사진=양대규 기자)
실리콘 기반의 반도체 웨이퍼(사진=양대규 기자)

EE타임즈는 최근 싱가포르 MIT의 연구기업인 싱가포르-MIT연구기술동맹(Smart)이 고성능 III-V 기기와 통합된 실리콘 회로를 상업적으로 제조할 수 있는 방법의 성공적인 개발을 발표했다고 밝혔다.

Smart LEES(Low Energy Electronic Systems) 관계자는 "대부분의 기존 기기는 컴퓨팅에 사용되는 실리콘 기반의 CMOS 칩을 사용하지만, 조명이나 통신에 효율적이지 않다. 이는 낮은 효율과 열 발생을 초래한다"고 설명했다. 관계자는 “앞으로 나올 복잡한 모바일 기기의 빡빡한 전력 및 공간 예산 내에서 5G의 모든 적용 사양을 충족할 수 있는 칩이 개발된다. 실리콘 III-V 칩은 자동차, 모바일 기기 등에 전력을 공급하는 모바일 5G 기기를 만들 수 있고 5G 도입을 가속화할 것”이라고 덧붙였다.

전문가들은 IT의 혁명을 만든 실리콘 반도체는 현재 프로세서와 메모리 부문에서 우위를 점하고 있다며, III-V 반도체는 5G부터 IoT, 스마트카에 이르기까지 업계를 다시 혁신하고 광범위한 혁신을 가능하게 할 잠재력을 가지고 있다고 말한다.

Smat LEES 관계자는 “복합 반도체는 이러한 응용 분야에 도움이 될 다양한 속성을 가지고 있다”며, “잠재력을 발휘하기 위해서는 실리콘 세계로의 통합이 필수적이다. Smart LEES에서 개발한 통합 방법을 사용해 실리콘 설계와 제조의 최적화된 효율성으로 III-V 장치는 현재의 애플리케이션을 시스템 정의의 차세대 제품으로 전환할 수 있을 것”이라고 강조했다.

GaN은 5G RF용 실리콘보다 전력 효율이 높다. 최근 많은 기업이 모바일 부문, 무선 기지국, 상용 통신 인프라 관련 애플리케이션 등에서도 RF 시장에서 GaN-on-실리콘 기술을 탑재한 제품을 개발을 진행하고 있다. 대표적으로 MACOM과 ST마이크로일렉트로닉스 등이 5G 통신 구축을 위해 150mm GaN-on-실리콘 생산을 진행하고 있다.

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