Intelが、高帯域メモリ（HBM）の代替を視野に入れた次世代積層メモリ技術「Z Angle Memory（ZAM）」を公開する見通しだ。近く開かれるVLSIシンポジウムで関連論文を発表し、9層の垂直積層構造や独自の接合技術を示す。高速化と省電力化を狙う一方、商用化に向けては量産性や実証面に課題も残る。

TechRadarが13日（現地時間）に報じた。Intelは、チップを平面上に並べる従来方式ではなく、垂直方向に積み上げる構造を採用したZAM技術を、VLSIシンポジウムの論文で公表する予定という。

Intelが技術開発を支援し、SoftBank子会社の日本企業Saimemory Corporationが商用化を担う。実用化されれば、NVIDIAの次世代AIプラットフォーム向けとされるHBM4と競合する可能性がある。

ZAMモジュールは、9つの機能層を垂直に積層する構造を採る。最上部に制御層を1層配置し、その下に8層のDRAMストレージを重ねる設計だ。

各DRAM層の容量は1.125GB。オーバーヘッドを除いた実効容量は、モジュール当たり約9GBになるという。チップ間を隔てるシリコン基板も約3マイクロメートルまで薄型化し、超薄型構造を実現したとしている。

大規模な垂直積層を安定して接続するため、Intelは独自のフュージョンボンディング技術も開発した。3本のシリコン貫通電極（TSV）でモジュール全体を貫通し、各層を接続する。

さらに各層には2～3個の金属リングを配置し、TSVと組み合わせることで、電力供給とデータ伝送の安定性を高めた。Intelは、この構造によって高集積化と信頼性の両立を図れると説明している。

性能面でも、ZAMは次世代AI向けメモリとして注目を集めそうだ。Saimemoryのこれまでの説明によれば、ZAMは現行HBM3に比べて2～3倍の速度を実現できる可能性があるという。

HBM3の標準帯域幅である819GB/sを基準に単純計算すると、最大で2.5TBps級の総スループットとなる。NVIDIAの「Vera Rubin」プラットフォーム向けに想定されるHBM4に近い水準との見方もある。

もっとも、商用化に向けたハードルはなお高い。現時点では、ZAMの動作プロトタイプについて、第三者機関や独立したテストラボによる検証結果は公表されていない。

とりわけ、8層のDRAMを欠陥なく高精度で接合する製造プロセスは、産業レベルでは未検証の高難度技術とされる。技術的な優位性が、そのまま市場での成功につながるとは限らない。

加えて、HBM4が持つサプライチェーンや量産計画、対応企業の広がりに対抗できるかも焦点となる。業界全体で採用や支援を広げられなければ、仕様面で優位でも標準化競争では不利になる可能性がある。

このため、6月に予定されるVLSIシンポジウムでの発表は、ZAMが単なるコンセプト提示にとどまらず、実装可能な技術としてどこまで具体性を示せるかを見極める節目になりそうだ。