Samsung Electronicsは9月8日、HBM（高帯域幅メモリ）の新方式として、ロジックチップ上にメモリを垂直積層する「zHBM」構想を明らかにした。従来のHBM5と並行して開発を進め、2028年の一般市場投入を視野に入れる。

業界によると、同社はAIアクセラレータの横に配置していたHBMを、アクセラレータ直上に積層する構造を検討している。Samsung Electronicsは「FMS（Future of Memory and Storage）2026」と「半導体アーキテクチャ学会 2026」で、zHBMのコンセプトモデルを公開した。

zHBMは、ロジックチップとメモリを横方向につないでいたインターポーザーを省き、両者を直接接合する方式だ。目標値として、HBM4E比で帯域幅を230%高め、消費電力を70%削減するとしている。削減分の100ワットは、アクセラレータの演算性能に振り向ける想定だ。

背景には、アクセラレータ周辺の実装スペースが限界に近づいていることがある。インターポーザーはロジックとメモリを接続するシリコン中間基板で、HBMの搭載量を増やすには大型化が必要になる。

ただ、露光装置の露光領域を超えるサイズになると歩留まりは低下しやすい。基板の大型化によって反りのリスクも高まるとされる。

これに対し、zHBMは配線を縦方向に構成し、配線長を大幅に短縮する。インターポーザー上では数ミリメートルに及んでいた配線を、数十マイクロメートル以下まで縮められるという。

配線が短くなれば、長距離配線を駆動する入出力回路が不要になり、データを整えて送るための区間も省略できる。Samsung Electronicsは、電力削減効果の大半がこの点にあると説明する。HBM内部のデータ移動距離を縮めるため、入出力経路を複数箇所に分散配置する方式も採用した。

ウエハー・ハイブリッドボンディングの歩留まりが商用化の焦点に

zHBMを支える中核工程が、ウエハー単位のハイブリッドボンディングだ。従来のマイクロバンプに代えて銅同士を直接接合し、接合密度を1桁以上高める技術で、6マイクロメートル以下のピッチに対応する必要がある。

Samsung Electronicsは、V-NANDの積層技術とTSV（シリコン貫通電極）の実績を生かし、複数のDRAMウエハーと演算ウエハーを単一構造に統合する構想を示している。

同社が「Hot Chips 2026」で示したロードマップでは、第1段階としてHBM最下層のベースダイに自社4ナノメートルプロセスを適用し、アクセラレータ側が担っていたメモリコントローラをメモリ側へ移す。発熱はHPB適用により、ピーク基準で35%低減したとしている。

第2段階では、ベースダイに温度センサーと演算器を追加搭載する。第3段階でインターポーザーそのものを廃止する計画だ。

zHBMは、Samsung Electronicsのメモリロードマップの最終段階に位置付けられる。現在の量産品は、2月に出荷を始めたHBM4。HBM4Eは5月にサンプル出荷を開始しており、量産は来年を目標とする。

その後は、インターポーザー方式を維持しながら性能を高めたHBM5が2028年ごろに続く見通しだ。zHBMは現在、設計検証と顧客協業を進める概念実証（PoC）段階にあり、業界では量産時期を2028〜2029年とみている。

未来アセット証券は、「zHBMは6マイクロメートル以下ピッチのハイブリッドボンディングと、メモリ・SoCの統合設計を前提としており、Samsung Electronicsのみが内製化可能だ」と分析する。

商用化の成否を左右する最大の課題は、熱設計と歩留まりだ。最大700〜1000ワットを消費するアクセラレータの上にメモリを載せれば、その熱がメモリに直接伝わる。DRAMは温度上昇に伴ってデータ保持時間が短くなる。

加えて、ウエハー接合にはサブマイクロメートル単位の高精度な位置合わせが求められる。積層数が増えるほど歩留まりは急低下しやすく、下層のロジック、上層のメモリのいずれか一方に不良があっても、パッケージ全体を廃棄せざるを得ない。このためSamsung Electronicsにとって、早期の歩留まり確立は開発コストの抑制にも直結する。