AIチップの大型化を背景に、半導体パッケージ工程を円形ウエハから大面積の角形パネルへ切り替える動きが広がっている。角形パネルを使えば、従来のウエハに比べて一度に処理できるチップ数は5〜6倍に増え、面積利用効率も57%から87%に高まる。こうしたパネルレベルパッケージング（PLP）を巡っては、台湾勢と韓国企業の競争も本格化している。

背景にあるのは面積効率の問題だ。チップは四角形に切り出される一方、ウエハは円形のため、直径300ミリ（12インチ）の円形ウエハでは周辺部に使い切れない領域が生じる。PLPは、この制約を避けやすい工程として注目されている。

従来方式では、チップを切り出す前のウエハ上に配線を形成する。これに対しPLPでは、切り出したチップを別基板上に再配置し、モールディングと再配線層（RDL）を形成する。

有機基板やガラス基板を用いて最初から角形で工程を組むため、チップを埋め込んだ後も空き領域が生じにくい。例えば600×600ミリの角形パネルでは、処理できるチップ数はウエハ比で5〜6倍となり、面積利用効率は57%から87%に上昇する。

Counterpoint Researchによると、FOPLPとガラス基板を合わせた市場規模は、2024年の6億5000万ドルから2030年には81億ドル超に拡大する見通しだ。用途別ではAIと高性能計算（HPC）が45.6%を占める。2030年時点のパネルレベル生産能力の84.8%は、台湾、日本、中国に集中すると見込む。

TSMCは、角形パネルに対応したCoPoSのパイロットラインを2026年に稼働させた。グループ会社ビセルラのヨンダム工場に2月、初号設備を導入し、6月にラインを完成させた。上半期に少量の試験生産に入った後、ジャイAP7工場に移して工程検証を進める。

TSMCのウェイ・ジャーチョン会長は、4月の決算カンファレンスコールで、パネルレベルのファンアウト量産にはなお2〜3年かかるとの見方を示した。DigiTimesによると、量産時期は2028年末から2029年初めになる見通しで、最初の顧客はNVIDIAとされる。2028年ごろに登場するファインマン・アーキテクチャでは、第4世代の高帯域幅メモリ（HBM）12個とGPUチップレットを同一パッケージに収めることを目標としている。

業界によると、Samsung Electronicsも2.5Dパッケージングの開発の中心を、ウエハーレベルパッケージング（WLP）からPLPへ移している。Samsung ElectronicsはSamsung Electro-MechanicsからPLP事業を引き継ぎ、モバイルAPや電源管理半導体（PMIC）に先行して適用してきた。

Semiconductor Engineeringによれば、ウェアラブル向けのExynos W920には、5ナノの極端紫外線（EUV）工程とともにFOPLPが採用された。

こうしたパネルラインへの投資は、装置市場にも新たな需要を生み出している。Semiconductor Engineeringによると、FOPLPライン1本の立ち上げには1億〜2億ドル以上が必要になる。設備は既存の300ミリ工程と互換性がなく、稼働率が低ければ投資回収は難しいという。

課題はパネル規格が400×500ミリから650×650ミリまで分散している点だ。装置を規格ごとに最適化する必要があり、追加投資の余地は大きい。

DigiTimesによると、TSMCのCoPoSを巡る一次装置評価では、日本、米国、ドイツ、台湾など約30社が対象となっている。対象工程は、リソグラフィ、銅めっき、研磨、検査など6大工程の全領域に及ぶという。韓国の装置メーカーも受注機会として注視している。

Hanwha Semitechは今月2〜4日に台湾・台北で開かれた「Semicon Taiwan 2026」で、600×600ミリの大面積FOPLP装置「SFM5 Square」の実機を初公開し、本格参入に踏み切った。業界関係者は「台湾勢がパイロットラインで工程を磨き込む今後2〜3年は、韓国の装置メーカーにとって規格別の対応力を示す重要な時期になる」と話している。