TSMCは23日（現地時間）、2029年までの半導体プロセスロードマップを公表し、次世代プロセスとしてA13、A12、N2Uを提示した。微細化だけでなく、先端パッケージングやシステム統合まで含めて競争力を高める戦略を鮮明にした。

オンラインメディアのGigazineによると、TSMCは既存計画の一部を見直し、新たなプロセス群を公開した。2026年の量産を見込んでいたA16は、主要顧客の製品投入時期に合わせ、2027年に後ろ倒しした。

ロードマップの中心に据えるのがA13だ。A13はA14をベースにした派生プロセスで、設計ルールを維持しながらチップ面積を約6％削減する。大幅な再設計を伴わずに移行しやすい点を訴求しており、量産は2029年を予定する。

TSMCはあわせて、設計と製造の協調最適化を通じて、性能と電力効率の改善も進める方針を示した。

AIと高性能コンピューティング（HPC）向けでは、A12も発表した。A12は背面電力供給技術を採用した強化型プロセスで、データセンター向け高性能チップ需要への対応を狙う。TSMCは、A16とA12をAIインフラ向けの中核プロセスに位置付ける。

2ナノメートル世代の拡張版であるN2Uは、2028年に量産を始める計画だ。N2P比で性能を3〜4％引き上げるか、同一性能で消費電力を8〜10％削減できるとしている。設計資産との互換性を維持し、移行コストを抑える戦略も盛り込んだ。

今回の発表では、微細化に加えてパッケージング技術を成長の中核に据える姿勢も打ち出した。2.5D積層のCoWoSはすでに大型AIチップに採用されており、2028年には最大14レチクル規模へ拡張する計画だ。大型ロジックダイと広帯域メモリ（HBM）をより大規模に統合する。さらに2029年には、40レチクル級のSystem-on-Wafer（SoW-X）の量産計画も示した。

3D積層技術も強化する。「A14-to-A14 SoIC」では、チップ間の入出力密度を従来比で約1.8倍に高める目標を掲げた。

データセンターのAIアクセラレーション向け次世代光学技術「COUPE on substrate」は、2026年の量産開始を予定する。TSMCは、基板上の着脱式光学モジュールに比べて電力効率を2倍に高め、遅延を10分の1に抑えられると説明した。

車載およびロボティクス向けプロセスの開発も進める。TSMCはナノシートトランジスタベースの車載プロセスN2Aを発表し、2028年の認証完了を目標に掲げた。N2AはN3A比で、同一電力時の性能を15〜20％高めることを目指す。車載向けに求められる信頼性基準への対応を重視する。

ディスプレイ駆動向けでは、N16HVも新たに公開した。高電圧技術をFinFET世代に拡張したプロセスで、N28HV比でゲート密度を41％高め、消費電力を35％削減できるとしている。近視補正向けディスプレイでは、ダイ面積を40％縮小し、電力も20％超削減できるとしており、スマートグラスなどの使い勝手向上につながる可能性がある。

今回のロードマップでは、顧客ニーズに応じてプロセス戦略を使い分ける姿勢が鮮明になった。設計互換性と移行のしやすさを重視するA13とN2Uに対し、A12やCoWoS拡張では電力供給構造やパッケージングの革新を前面に押し出した。半導体競争の軸足が、単純な微細化からシステムレベルの統合力へ移りつつあることを示した形だ。