半導体業界で、技術競争の軸が微細プロセスからパッケージングへ移りつつある。線幅の縮小が物理的な限界に近づくなか、2.5D・3D積層やチップレットが性能向上のカギとして浮上。ファウンドリー工程にとどまらず、設計IPやライブラリ、EDAツールまで含めたバリューチェーン全体の再編が進んでいる。こうした流れはロジック半導体だけでなく、電力半導体にも広がり始めた。

半導体業界によれば、高性能、低消費電力、高帯域幅という要件を単一プロセスだけで同時に満たすのは難しくなっている。このため、ロジック、メモリ、先端パッケージングを組み合わせた最適化が不可欠になった。チップを横方向に接続する2.5Dと、垂直方向に積層する3Dは、こうした要請に応える設計手法として定着している。AIやHPC向けサーバがチップレット拡大の主戦場となったのも、その流れを反映したものだ。

競争の重心が微細化からシステム効率へ移るなか、パッケージング技術そのものも差別化の焦点になっている。3Dハイブリッド銅ボンディングに代表されるような、異種ダイを高精度に接続するインターコネクト技術が競争力を左右する要素として存在感を増している。

メモリ大手のSK hynixとSamsung Electronicsも同様の方向に動く。SK hynixはTSMCとの協力を強化しつつ、先端MR-MUF方式の独自パッケージング技術と量産歩留まりを競争力の中核に据えた。Samsung Electronicsも3Dハイブリッド銅ボンディング技術を整備し、ロジックベースのベースダイとメモリベースのコアダイを3D積層するHBM製品群の開発・量産で協業していると説明している。

チップレットを軸にした再編は、ロジックやメモリにとどまらず、電力半導体にも及ぶ。Intel Foundryの技術研究チームは、2025年のIEEE国際電子デバイス会議（IEDM）で、300mmのGaN on Siliconウエハーを基盤とするGaNチップレット技術を初めてデモを行った。下部のシリコン基板の厚さは19マイクロメートルにとどまり、世界最薄クラスだとしている。髪の毛の太さの5分の1程度に相当し、300mmウエハーで量産レベルの均一性を確保した点も強調した。

注目されるのは、このGaNチップレット上にシリコンのデジタル制御回路を単一プロセスで統合した点だ。従来は電力トランジスタとデジタル制御ロジックを別チップで構成するケースが一般的で、信号伝送に伴うエネルギー損失や実装面積の増大が課題だった。Intel Foundryのチームは、GaNのNチャネル高電子移動度トランジスタ（N-MOSHEMT）とシリコンのPチャネルMOSトランジスタ（Si PMOS）を同一ウエハー上に集積し、こうした課題を解消したとしている。

実装技術の高度化は、バリューチェーン再編の議論とも直結する。プロセスの微細化が進むほど設計人材の確保やコスト負担は重くなり、ファウンドリーが提供するIPだけでは補完しきれない領域が広がる。PCI、USB、HDMIといった高速インタフェースIPは少数の専門ベンダーが事実上握っており、新規参入は容易ではない。

その結果、競争力の確保には、ファウンドリープロセスの選定からIP、ライブラリ、EDAまでを含むエコシステムを一体で整える必要がある。Samsung Electronicsは1月の決算説明会で、半導体設計、ファウンドリー工程、メモリ、先端パッケージングまでを統合提供するワンストップソリューション体制を整備していると説明した。こうした体制を求める顧客と、製品化や事業化に向けた協議を並行して進めているとし、中長期的にはターンキーモデルの成果創出も見込めるとの見方を示した。

後工程の戦略的重要性も高まっている。SK hynixは米インディアナ州で先端パッケージング工場の準備を進めており、前工程から後工程までを含むグローバルな統合生産能力の強化に乗り出す方針を示した。パッケージング、テスト、品質管理を、歩留まりと原価を左右する中核要素と位置付けた格好だ。これまで外部委託されることの多かった後工程が、戦略資産として再評価されているともいえる。

2ナノ以降は、ロジックと電力半導体の別を問わず、ファウンドリー、先端パッケージング、インターコネクト、IPをどう有機的に束ねるかが競争力を左右しそうだ。業界関係者は「AIインフラ需要を巡る競争は、特定のプロセスノードだけで決まるものではなく、はるかに広い領域で展開される」と話している。