随着2nm以下先进工艺加速推进，半导体设备厂商正把竞争重点进一步转向“测试芯片”能力建设。与过去设备交付后由客户自行验证的模式不同，在超微细工艺时代，设备商越来越需要先在内部完成晶圆级验证、证明工艺和设备性能，才更有机会推动客户导入。

这一变化的核心原因，在于量产线测试新设备、新材料的成本和风险正在迅速上升。随着EUV光刻设备以及先进沉积、刻蚀设备导入量产，晶圆厂和存储厂商对在自有产线上进行测试变得更加谨慎。一旦停线，不仅会带来晶圆损失，还可能拖累产线稼动率。因此，芯片制造商也愈发要求设备供应商在交付前拿出经过验证的解决方案。

从产业链分工看，传统模式通常是芯片制造商提出规格，设备商按需求开发并交付设备。但在2nm以下工艺节点，这一模式正逐渐失效。对于客户而言，把量产线直接用作新设备或新材料的试验场，代价已明显高于过去；对设备商而言，能否在前期验证阶段证明自身工艺能力，正越来越直接地影响后续接单。

Applied Materials（AMAT）已在加码相关投入。AMAT半导体技术负责人、执行副总裁Michael Chudzik在本月12日的媒体简报会上表示，公司已配备测试芯片设计专职人员，并会制作与客户产品同等尺寸的测试芯片，用于新工艺验证。他表示，只有在测试芯片阶段先完成验证，才能为客户导入建立足够依据。

围绕测试芯片的能力建设，AMAT也在同步扩充研发基础设施。该公司正在美国纽约州建设“META中心”，以便利用最新EUV光刻能力，搭建更接近实际量产环境的测试结构。除纽约州META中心外，AMAT还在推进硅谷EPIC中心及韩国的研究机构等全球基础设施投资。设备商开始自建EUV测试基础设施，本身也反映出行业竞争逻辑已与以往不同。

晶圆代工厂商与设备商围绕测试芯片的协同也在加快。Samsung Electronics正以今年下半年量产为目标推进第二代2nm工艺开发。该公司在上一季度业绩电话会上表示，正与主要客户同步推进产品设计所需的PPA评估和测试芯片协作，量产前的技术验证也在按计划推进。这意味着，在测试芯片阶段，晶圆代工厂不仅需要与客户协同，也正与设备商建立更紧密的合作机制。

设备商之所以更加重视测试芯片，另一层背景是3D结构复杂度持续上升。当前3D NAND堆叠层数已超过300层，Samsung Electronics此前也提出过1000层路线图。随着堆叠层数增加，在狭窄且深的高纵横比结构中实现薄膜均匀沉积变得更加关键，而真正的难点在于，这种均匀性本身并不容易验证。

传统验证方式主要依赖透射电子显微镜（TEM）做截面分析，即从晶圆上通过离子铣削切取极小样本，再借助显微镜进行观察。这种方法对精度要求极高，且耗时较长。业内人士表示，采用这一方式时，每天通常只能分析约7个样本。

相比之下，如果使用专用测试芯片，分析时间可缩短至约3分钟，单日可测量数百个样本。在量产爬坡阶段，这不仅有助于加快工艺调校，也有望更早推动良率改善。

对半导体设备商来说，押注测试芯片，核心目标仍是推动客户导入。随着超微细工艺不断演进，围绕测试基础设施的竞争预计还会进一步加剧。尤其在2nm以下工艺中，量产线停线所带来的损失被进一步放大，客户势必会要求设备商先完成更充分的前置验证。在这样的背景下，缺乏自有测试基础设施的设备商，接单竞争力可能受到影响，EUV测试能力也正逐渐成为重要门槛。

Michael Chudzik表示，在测试芯片阶段之后，公司还会在客户晶圆厂部署演示设备或开展现场演示，最终目标是让设备能够在客户晶圆上稳定运行，并实现正式导入。他强调，衡量成果的最终标准不是测试本身，而是设备是否被客户采用；测试芯片只是实现这一目标的关键工具。