Nhu cầu xử lý các chip AI ngày càng lớn đang thúc đẩy làn sóng đầu tư vào dây chuyền đóng gói bán dẫn sử dụng panel vuông cỡ lớn tại Hàn Quốc và nhiều thị trường khác. So với wafer tròn truyền thống, panel vuông có thể nâng số lượng chip xử lý trong mỗi lượt lên gấp 5-6 lần, đồng thời cải thiện hiệu suất sử dụng diện tích từ 57% lên 87%. Diễn biến này cũng làm cuộc cạnh tranh công nghệ panel-level packaging giữa các doanh nghiệp Đài Loan và Hàn Quốc nóng lên.

Động lực chính của xu hướng này nằm ở bài toán tối ưu diện tích. Chip thường có dạng hình chữ nhật, trong khi wafer 300 mm (12 inch) có dạng tròn nên khó tránh phần diện tích bị lãng phí ở rìa. Panel-level packaging là hướng tiếp cận nhằm khắc phục hạn chế đó. Thay vì phủ dây dẫn trên wafer trước khi cắt chip như quy trình truyền thống, công nghệ này sắp xếp lại các chip đã cắt lên một tấm nền khác, sau đó thực hiện ép khuôn và tạo lớp tái phân phối (RDL).

Nhờ sử dụng nền hữu cơ hoặc kính để tạo panel hình vuông ngay từ đầu, quy trình gần như không tạo ra khoảng trống sau khi lấp đầy chip. Với panel vuông 600×600 mm, số chip xử lý trong mỗi lượt có thể tăng gấp 5-6 lần so với wafer, còn hiệu suất sử dụng diện tích tăng từ 57% lên 87%.

Theo Counterpoint Research, trong báo cáo công bố tháng 6, thị trường kết hợp giữa fan-out panel-level packaging (FOPLP) và nền kính được dự báo tăng từ 650 triệu USD năm 2024 lên hơn 8,1 tỷ USD vào năm 2030. Trong đó, AI và điện toán hiệu năng cao (HPC) chiếm 45,6%. Counterpoint cũng cho biết đến năm 2030, 84,8% năng lực sản xuất panel-level sẽ tập trung tại Đài Loan, Nhật Bản và Trung Quốc.

TSMC đã đưa vào vận hành trong năm nay dây chuyền thử nghiệm CoPoS mở rộng sang panel vuông. Công ty lắp đặt thiết bị đầu tiên tại nhà máy Yongdam của công ty liên kết Viesela vào tháng 2, hoàn tất dây chuyền trong tháng 6 và bắt đầu sản xuất thử quy mô nhỏ trong nửa cuối năm, trước khi chuyển sang nhà máy Jai AP7 để xác minh quy trình.

Chủ tịch TSMC Wei Ja-jung cho biết trong cuộc gọi công bố kết quả kinh doanh hồi tháng 4 rằng công ty cần 2-3 năm để tiến tới sản xuất hàng loạt fan-out ở cấp độ panel. Theo DigiTimes, mốc sản xuất hàng loạt dự kiến rơi vào cuối năm 2028 đến đầu năm 2029, với khách hàng đầu tiên là Nvidia. Mục tiêu là tích hợp 12 mô-đun bộ nhớ băng thông cao HBM thế hệ 4 cùng GPU chiplet trong kiến trúc Feynman dự kiến ra mắt vào khoảng năm 2028.

Theo giới chuyên môn, Samsung Electronics cũng đang chuyển trọng tâm phát triển đóng gói 2.5D từ wafer-level packaging (WLP) sang panel-level packaging (PLP). Công ty đã tiếp nhận mảng panel-level packaging từ Samsung Electro-Mechanics và trước mắt áp dụng công nghệ này cho AP di động và chip quản lý nguồn PMIC. Semiconductor Engineering cho biết Exynos W920 dành cho thiết bị đeo đã sử dụng FOPLP cùng quy trình 5 nm EUV.

Làn sóng đầu tư vào dây chuyền panel cũng mở ra thị trường mới cho các nhà sản xuất thiết bị. Theo Semiconductor Engineering, chi phí xây dựng một dây chuyền FOPLP vào khoảng 100-200 triệu USD. Do không tương thích với quy trình 300 mm hiện có, bài toán hoàn vốn sẽ trở nên khó khăn nếu tỷ lệ vận hành không đủ cao. Ngoài ra, kích thước panel hiện vẫn chưa được tiêu chuẩn hóa, dao động từ 400×500 mm đến 650×650 mm, buộc thiết bị phải điều chỉnh theo từng chuẩn riêng và làm tăng nhu cầu đầu tư hạ tầng.

DigiTimes cho biết khoảng 30 đơn vị tại Nhật Bản, Mỹ, Đức và Đài Loan đã nằm trong danh sách đánh giá thiết bị giai đoạn một cho CoPoS của TSMC, bao phủ toàn bộ 6 công đoạn chính như quang khắc, mạ đồng, mài và kiểm tra. Các nhà sản xuất thiết bị Hàn Quốc cũng xem đây là cơ hội để giành đơn hàng. Tại triển lãm Semicon Taiwan 2026 ở Taipei, Hanwha Semitech đã lần đầu trưng bày thiết bị FOPLP cỡ lớn 600×600 mm mang tên SFM5 Square trong các ngày 2-4/9, qua đó chính thức đẩy mạnh kế hoạch thâm nhập thị trường. Một nguồn tin trong ngành nhận định, 2-3 năm tới, khi Đài Loan tiếp tục tối ưu quy trình trên dây chuyền thử nghiệm, sẽ là giai đoạn các doanh nghiệp thiết bị Hàn Quốc phải chứng minh năng lực đáp ứng theo từng chuẩn kích thước.