三星电子正试图在下一代高带宽存储器（HBM）市场重新夺回主动权，核心抓手是HBM4基底芯片的自研自制。随着HBM4开始采用代工工艺制造基底芯片，三星电子可同时覆盖设计、代工与封装的一体化供应模式，被视为其与竞争对手拉开差距的重要筹码。业内普遍认为，HBM3E阶段由外部协作模式主导的竞争格局，到了HBM4时代或出现变化。

今年3月，三星电子与AMD签署谅解备忘录（MOU），将为后者下一代AI加速器Instinct MI455X GPU提供HBM4，并以主要供应方身份参与供货。双方还决定共同开发面向第六代EPYC CPU（代号Venice）的DDR5，并推进代工合作的可行性探索。签约仪式在三星电子平泽园区举行，AMD CEO Lisa Su当时赴韩与三星电子DS部门负责人Jun Young-hyun会面。三星电子方面表示，公司在HBM4以及先进代工、封装领域具备独特的一体化供应能力。

与此同时，三星电子进入NVIDIA下一代AI加速器“Vera Rubin”HBM4供应链的可能性也在上升。Jun Young-hyun本月8日与NVIDIA CEO Jensen Huang会面，双方讨论了将合作范围扩大至HBM4E、HBM5及代工业务。

在HBM3E阶段，三星电子因SK hynix依托外部协作体系取得领先而承受了市场份额压力，如今则希望借HBM4改变局面。三星电子已向NVIDIA提供被称为全球首款第七代HBM4E样品，进一步加快追赶节奏。Jun Young-hyun也表示，将通过后续成果证明进展，并对HBM竞争前景释放信心。

这份信心的关键，首先来自基底芯片制造工艺的变化。进入HBM4时代，基底芯片由传统DRAM工艺转向代工工艺，已成为行业趋势。当前，全球竞争对手仍在基底芯片上采用DRAM工艺，或依赖TSMC代工；而三星电子则已通过代工事业部导入4nm FinFET工艺，完成基底芯片自制。TechInsights估算，HBM4中基底芯片的成本占比约为15%。性能方面，三星电子HBM4单堆栈带宽提升至3.3TB/s，较上一代显著提高，数据传输速率也提升至每引脚13.0Gb/s。

随着产品持续升级，基底芯片自制的战略价值也在进一步放大。Mirae Asset Securities指出，HBM4E、HBM5等后续产品迭代后，基底芯片采购的重要性将进一步上升；而从设计到代工、封装的全流程内部制造能力，正是三星电子的差异化优势。业内也认为，同时拥有存储与代工业务，正成为HBM竞争中的一项新变量。

HBM4量产仍存变数：晶圆翘曲拖累良率

三星电子的一体化能力并不只体现在存储业务上。业内消息称，自去年年底以来，三星电子代工事业部一直基于4nm工艺开发由Elon Musk领导的Neuralink第四代脑机植入芯片。市场人士认为，其从芯片设计、代工到先进封装的一站式能力，是获得相关订单的重要背景。另一方面，AI热潮推动大客户订单持续向TSMC集中，导致代工产能趋紧，市场对第二供应链的需求上升，也为三星电子带来了机会。

不过，HBM4的代际切换并不轻松。当前，HBM4在基底芯片和核心芯片上都面临晶圆翘曲引发的良率下滑问题。为了实现更高带宽和更大容量，HBM4需要增加堆叠层数，单颗DRAM裸片也必须进一步减薄；与此同时，I/O数量增加、互连间距缩小，使应力问题更为集中。Hanwha Investment & Securities指出，目前三家存储厂商的HBM4良率均明显低于HBM3E，这并非某一家企业独有的问题。

此外，产品实际采用的堆叠层数也仍存在变数。原计划采用12层HBM4的AMD MI400，现已确认将同时提供8层和12层版本；而原本被预计搭载16层HBM4E的NVIDIA Rubin Ultra，市场目前认为将以12层版本为主。由于各家供应能力不同，最终采用的层数方案可能继续调整，若存储供应不足，甚至可能影响整机系统规格。

因此，三星电子能否把基底芯片自制带来的结构性优势真正转化为量产成果，仍取决于其解决晶圆翘曲等良率问题的速度。业内人士指出，三星电子一体化供应战略能否奏效，关键仍在于HBM4量产稳定化的推进进度。