Applied Materials ngày 31/8 nhận định nút thắt lớn nhất đối với hiệu năng chip trí tuệ nhân tạo (AI) hiện không nằm ở tốc độ tính toán, mà ở hiệu quả truyền và dịch chuyển dữ liệu. Theo hãng, hướng giải quyết là mở rộng 3D scaling trên toàn chuỗi công nghệ, từ DRAM, bộ nhớ băng thông cao (HBM) đến đóng gói và tích hợp cấp hệ thống.

Phát biểu tại buổi họp báo ở Seoul, ông Mukund Srinivasan, Phó chủ tịch tập đoàn Applied Materials, cho biết khi khối lượng tính toán cho AI tăng mạnh, mức tiêu thụ điện cũng leo thang, và “lời giải của ngành là 3D scaling”.

Ông Srinivasan cho rằng hiệu năng bộ xử lý đang cải thiện nhanh hơn bộ nhớ, khiến toàn bộ hệ thống bị giới hạn bởi khả năng cấp dữ liệu — thách thức thường được gọi là “bức tường bộ nhớ”. Theo ông, chip AI có thể được chia thành ba cấu phần chính: chip logic đảm nhiệm tính toán, khối bộ nhớ dùng để lưu trữ và cấp dữ liệu, cùng công nghệ đóng gói giúp đưa hai thành phần này lại gần nhau hơn.

Ông cho biết 3D scaling đang diễn ra đồng thời ở cả ba mảng. Với logic, xu hướng là các cấu trúc gate-all-around (GAA) và FinFET. Với bộ nhớ, HBM được tạo ra bằng cách xếp chồng các lớp DRAM theo phương thẳng đứng. Trong khi đó, mảng đóng gói đang chuyển sang các cấu trúc 2.5D và 3D.

Applied Materials cũng nhấn mạnh rằng trong bối cảnh nhu cầu chất bán dẫn tăng vượt nguồn cung, việc mở rộng năng lực sản xuất trên toàn hệ sinh thái phải được triển khai song song. Trong quý III năm tài khóa 2026, doanh thu của công ty đạt 9,12 tỷ USD, tăng 25% so với cùng kỳ năm trước. Hãng cho biết đà tăng trưởng này đến từ nhu cầu ngày càng lớn đối với các giải pháp kỹ thuật vật liệu phục vụ làn sóng phổ cập AI.

Ở mảng DRAM, Applied Materials đang theo đuổi chiến lược đưa các công nghệ transistor và liên kết dây dẫn đã được kiểm chứng ở quy trình logic tiên tiến sang bộ nhớ, nhằm nâng tốc độ và cải thiện hiệu quả năng lượng. Một ví dụ là quy trình epitaxy chọn lọc, trong đó silicon-germanium (SiGe) được tăng trưởng chọn lọc sau khi pha tạp boron vào vùng source và drain của transistor tại mạch ngoại vi DRAM.

Theo công ty, ứng suất kênh phát sinh trong quá trình này giúp cải thiện hiệu năng DRAM và giảm tiêu thụ điện. Khi việc ứng dụng quang khắc cực tím (EUV) được mở rộng, số lượng ô nhớ và transistor ngoại vi tích hợp trên một chip cũng tăng lên, kéo theo số lớp dây dẫn đồng nhiều hơn. Các transistor ở mạch ngoại vi vì vậy đang có xu hướng chuyển từ cấu trúc cổng kim loại điện môi cao (HKMG) sang FinFET. Ông Srinivasan nhấn mạnh tốc độ nâng cấp hiệu năng DRAM sẽ phụ thuộc vào việc ngành có thể đưa nhanh đến đâu các công nghệ kỹ thuật vật liệu vốn đã triển khai ở mảng foundry và logic tiên tiến sang DRAM.

Ở mảng HBM, ông Srinivasan cho biết công nghệ này được sản xuất bằng cách xếp chồng DRAM theo phương thẳng đứng thông qua via xuyên silicon (TSV) để tăng băng thông. Do phải dành diện tích cho TSV, kích thước die DRAM dùng cho HBM có thể lớn gấp đôi DRAM tiêu chuẩn. Điều đó đồng nghĩa để đạt cùng một mức dung lượng, số wafer cần dùng có thể cao hơn 3-4 lần.

Theo ông, để HBM tiếp tục mở rộng mà vẫn duy trì hiệu quả năng lượng, ngành cần chuyển từ phương pháp xếp chồng dựa trên micro-bump sang hybrid bonding. Công nghệ này gần như loại bỏ khoảng cách giữa các die, giúp cải thiện khả năng tản nhiệt và có thể nâng mật độ I/O lên khoảng 1 triệu kết nối trên mỗi mm².

Phục vụ mục tiêu đó, năm ngoái Applied Materials cùng các đối tác đã giới thiệu hệ thống hybrid bonding theo phương thức die-to-wafer mang tên Kinex. Công ty cho biết thiết bị này rút ngắn thời gian chờ giữa các công đoạn từ 13 giờ xuống còn 1 giờ. Hãng cũng dự báo doanh thu mảng đóng gói tiên tiến trong năm 2026 sẽ tăng hơn 70%, đồng thời thúc đẩy thương vụ mua lại NEXX để tăng cường công nghệ cấp panel.

Song song với xu hướng trên, ngành bán dẫn cũng đang hướng tới mô hình tích hợp bộ nhớ, năng lực tính toán và kết nối trong cùng một hệ thống. Đóng gói quang đồng tích hợp (CPO) là công nghệ kết hợp chip điện tử và chip quang ở cấp độ đóng gói để truyền dữ liệu bằng tín hiệu quang.

Applied Materials đặt mục tiêu phát triển panel interposer có kích thước tối đa 600×600 mm, sau các mốc 310×310 mm và 510×515 mm. Công ty cho biết wafer tròn 300 mm hiện bộc lộ hạn chế khi sản xuất interposer dạng vuông do hao hụt ở phần rìa, khiến mỗi wafer chỉ tạo được 4-5 sản phẩm.

Theo Applied Materials, kích thước panel càng lớn thì số lượng interposer tạo ra càng nhiều, qua đó cải thiện năng suất và giảm chi phí. Ông Srinivasan cho biết quy trình chế tạo thiết bị logic có hơn 2.000 công đoạn, trong khi thiết bị bộ nhớ có hơn 1.200 công đoạn, và các bước này tác động lẫn nhau. Vì vậy, đổi mới không còn là tối ưu từng công đoạn riêng lẻ, mà là kết nối chúng để tối ưu đồng thời toàn bộ quy trình.

Applied Materials cũng cho biết đang đẩy mạnh hợp tác với các doanh nghiệp Hàn Quốc nhằm thu hẹp khoảng cách về thiết bị bán dẫn. Theo công ty, Samsung Electronics và SK hynix là hai đối tác sáng lập EPIC, trung tâm thương mại hóa đổi mới thiết bị và quy trình của Applied Materials. Hãng đồng thời đang cùng các khách hàng trong nước phát triển công nghệ và thẩm định cho giai đoạn sản xuất hàng loạt thông qua Applied Collaboration Center Korea (ACC Korea) tại Osan, tỉnh Gyeonggi.

Ông Park Kwang-sun, đại diện Applied Materials Korea, cho biết công ty đang nỗ lực để không xảy ra khoảng trống về hỗ trợ nhân lực và công nghệ trong bối cảnh Samsung Electronics và SK hynix mở rộng các fab ra nước ngoài, trong đó có Taylor, Texas, Mỹ.