TSMC, hãng foundry lớn nhất thế giới của Đài Loan, ngày 24/4 công bố lộ trình công nghệ đến năm 2029, trong đó giới thiệu các tiến trình A13, A12 và N2U. Điểm nhấn của kế hoạch này là sự dịch chuyển từ cuộc đua thu nhỏ tiến trình đơn thuần sang mở rộng đóng gói tiên tiến và năng lực tích hợp cấp hệ thống.

Theo Gigazine ngày 23/4 (giờ địa phương), TSMC đã điều chỉnh một phần kế hoạch và công bố danh mục tiến trình mới. Trong đó, A16 - vốn được dự kiến sản xuất hàng loạt vào năm 2026 - được lùi sang năm 2027 để phù hợp với lịch ra mắt sản phẩm của khách hàng lớn.

Đáng chú ý nhất trong lộ trình mới là A13. TSMC xem đây là phiên bản thu nhỏ từ A14, giúp giảm khoảng 6% diện tích chip nhưng vẫn giữ nguyên quy tắc thiết kế, qua đó cho phép khách hàng chuyển đổi mà không cần tái thiết kế lớn. Hãng dự kiến đưa A13 vào sản xuất hàng loạt trong năm 2029.

TSMC cho biết A13 sẽ được tối ưu theo hướng vừa nâng hiệu năng, vừa cải thiện hiệu suất năng lượng thông qua quá trình đồng tối ưu thiết kế và công nghệ chế tạo.

Bên cạnh đó, hãng cũng giới thiệu A12, tiến trình hướng tới các ứng dụng trí tuệ nhân tạo (AI) và điện toán hiệu năng cao (HPC). Đây là biến thể nâng cấp, tích hợp công nghệ cấp nguồn từ mặt sau nhằm đáp ứng nhu cầu chip hiệu năng cao cho trung tâm dữ liệu. Trong thị trường hạ tầng AI, TSMC kỳ vọng A16 và A12 sẽ trở thành hai trụ cột chính.

Với N2U, biến thể mở rộng của dòng 2 nm, TSMC đặt mục tiêu sản xuất hàng loạt vào năm 2028. So với N2P, N2U có thể tăng hiệu năng 3-4% hoặc giảm điện năng 8-10% ở cùng mức hiệu năng. Hãng nhấn mạnh tiến trình này vẫn tương thích với tài sản thiết kế hiện có, từ đó giúp khách hàng giảm chi phí chuyển đổi.

Trong lần công bố này, TSMC cũng nhấn mạnh rằng tăng trưởng trong giai đoạn tới không chỉ đến từ thu nhỏ tiến trình, mà còn từ công nghệ đóng gói. Công nghệ xếp chồng 2.5D CoWoS hiện đã được áp dụng cho các chip AI kích thước lớn. Đến năm 2028, hãng dự kiến mở rộng quy mô lên tối đa 14 reticle để tích hợp die tính toán và bộ nhớ băng thông cao (HBM) ở quy mô lớn.

Đến năm 2029, TSMC cũng hé lộ kế hoạch sản xuất hàng loạt hệ thống trên wafer SoW-X ở mức 40 reticle.

Ở mảng xếp chồng 3D, TSMC tiếp tục nâng cấp SoIC. Công nghệ “A14-to-A14 SoIC” được đặt mục tiêu tăng mật độ I/O giữa các chip lên khoảng 1,8 lần so với hiện nay. Trong khi đó, “COUPE on substrate” - công nghệ quang học thế hệ mới dành cho bộ tăng tốc AI tại trung tâm dữ liệu - dự kiến sẽ được sản xuất hàng loạt từ năm 2026.

Theo TSMC, công nghệ này có thể giúp tăng hiệu suất năng lượng gấp đôi và giảm độ trễ xuống còn 1/10 so với mô-đun quang học dạng tháo lắp trên nền substrate.

Song song với AI và HPC, TSMC cũng tiếp tục phát triển các tiến trình phục vụ ôtô và robot. Hãng giới thiệu N2A, tiến trình ôtô dựa trên transistor nanosheet, với mục tiêu hoàn tất chứng nhận vào năm 2028. So với N3A ở cùng mức điện năng, N2A được kỳ vọng cho hiệu năng cao hơn 15-20%, đồng thời đáp ứng các tiêu chuẩn độ tin cậy khắt khe của ngành ôtô.

TSMC cũng công bố N16HV cho bộ điều khiển hiển thị. Tiến trình này mở rộng công nghệ điện áp cao sang thế hệ FinFET. So với N28HV, mật độ cổng tăng 41% và điện năng giảm 35%. Với các thiết bị hiển thị dùng trong điều chỉnh thị lực, hãng cho biết công nghệ này có thể giảm 40% diện tích die và tiết kiệm hơn 20% điện năng, qua đó cải thiện tính hữu dụng của các sản phẩm như kính thông minh.

Lộ trình mới cho thấy TSMC đang phân hóa chiến lược tiến trình theo từng nhóm khách hàng. Trong khi A13 và N2U được phát triển theo hướng ưu tiên tương thích thiết kế và chuyển đổi thuận tiện, A12 cùng với việc mở rộng CoWoS lại tập trung vào đổi mới kiến trúc điện năng và đóng gói, qua đó đưa cuộc cạnh tranh từ cấp độ tiến trình lên cấp độ hệ thống.

Giới phân tích nhận định đây là một ví dụ cho thấy cạnh tranh bán dẫn trong kỷ nguyên AI đang dịch chuyển khỏi việc chỉ thu nhỏ tiến trình, sang cuộc đua về đóng gói, hiệu suất năng lượng và năng lực tích hợp quy mô lớn.