第六代高带宽内存（HBM4）的竞争格局正在发生变化。随着国际半导体标准组织JEDEC将HBM4封装厚度上限由720μm上调至约775μm，Samsung Electronics与SK hynix正重新评估下一代互连技术“混合键合”的导入时点。

在标准调整之前，要满足HBM4 720μm的厚度限制，DRAM堆叠过程中必须将芯片减薄至接近极限，这在现有工艺条件下几乎难以实现。也因此，业界一度普遍认为，HBM4将不得不导入混合键合。不过，随着JEDEC参与方Samsung Electronics、SK hynix、Micron以及NVIDIA、AMD等就上调厚度上限达成一致，这一判断开始出现变化。

新增的55μm空间，重新打开了堆叠工艺的选择范围。即便不去除凸点，16层堆叠也获得了更多余量，基于凸点的既有封装路线因此再次具备升级空间。此次调整放宽的是物理约束，而非性能指标，这意味着HBM4在带宽与容量目标上并未改变，变化的只是实现这些目标的封装方式。

HBM4规格本身已经确定。根据JEDEC公开的JESD270-4标准，HBM4采用2048-bit接口，每针脚传输速率为8Gb/s，单堆叠最高带宽可达2TB/s。独立通道数量由HBM3的16个增至32个，每个通道配置2个伪通道。堆叠层数支持4层至16层；若采用32Gb die进行16层堆叠，单堆叠容量可达64GB。

55μm余量改写HBM4竞争格局，混合键合导入节奏暂缓

HBM通过垂直堆叠DRAM实现高带宽。芯片之间用于连接的微凸点（Bump）以及填充其间的粘接材料，都会占用封装空间。

SK hynix采用的是Advanced MR-MUF工艺，即注入液态树脂后完成固化；Samsung Electronics长期使用的TC-NCF工艺，则是在芯片之间置入薄膜形态的粘接材料，再通过加热加压完成键合。这两种方案在堆叠层数提升时，都会显著推高厚度压力。此前若要将16层堆叠压缩至720μm以内，除彻底去除凸点外，几乎没有更现实的选择。

然而，作为此前被视为“几乎唯一方案”的混合键合，导入难度并不低。该技术通过去除影响厚度的凸点，使芯片表面的铜层与绝缘层直接键合，从而降低整体厚度，并改善散热与能效。但与此同时，混合键合需要建设专用产线，设备投资压力较大，且表面平坦化、超洁净环境管理等因素都会直接影响良率。

随着新增55μm空间释放，基于凸点的既有工艺也被认为有望支持16层堆叠，混合键合的实际导入时点因此可能推迟至第七代产品HBM4E，甚至更后续产品。

在这一背景下，两家公司的路线选择也出现分化。SK hynix更倾向于将已完成验证的MR-MUF工艺继续升级至16层，以优先确保稳定良率，并相应放缓混合键合专用设备的投资节奏，转向以盈利能力为核心的供货策略。相比之下，Samsung Electronics此前曾将率先导入混合键合作为争夺技术主导权的重要选项之一。如今在规格放宽后，客户对高成本、高风险新技术的需求动力有所减弱，这也成为影响其决策的重要变量。

这种变化已开始传导至供应链。混合键合新设备订单节奏有所后移，而既有工艺与检测环节的订单则出现提前。半导体检测设备企业UniTest于23日公告称，已与SK hynix签署HBM4晶圆测试机供货合同，合同金额为226.8亿韩元，相当于其最近一期合并营收的20.58%。

公告显示，合同期限为2026年7月23日至10月8日，不足3个月。该合同为确定性合同而非附条件合同，付款条件为设备进场后支付90%，安装调试完成后支付10%。UniTest去年实现营收1102亿韩元，营业亏损211亿韩元；公司与SK hynix在过去3年内也有同类合同履约记录。

不过，厚度限制放宽所带来的时间窗口预计不会太长。进入16层以上更高堆叠阶段，以及I/O端子大幅增加的定制HBM阶段后，信号传输与散热要求仍将再次逼近临界点。业界预计，在HBM4量产阶段，围绕既有键合工艺升级的竞争将持续展开；与此同时，两家公司仍会同步投入资源，面向HBM4E推进混合键合良率提升。正如业内人士所言：“当前需要同时应对HBM4与HBM4E两条开发战线。”