Samsung Electronics đang đẩy mạnh zHBM như một hướng đi mới để giành lại vị thế trên thị trường bộ nhớ băng thông cao (HBM). Bên cạnh lộ trình HBM5 theo kiến trúc truyền thống, hãng theo đuổi zHBM như một giải pháp cho giai đoạn từ năm 2028, trong bối cảnh TSMC và SK hynix tập trung nâng cấp interposer còn Samsung muốn tận dụng lợi thế của một nhà sản xuất bán dẫn tích hợp để gắn kết logic và bộ nhớ theo cấu trúc xếp chồng theo chiều dọc.

Nguồn tin trong ngành cho biết ngày 8/9, Samsung Electronics đang chuyển hướng từ cách bố trí HBM bên cạnh bộ tăng tốc AI sang phương án đặt trực tiếp HBM lên trên bộ tăng tốc. Tại FMS 2026 và Hội nghị Kiến trúc Bán dẫn 2026 tổ chức gần đây, hãng đã giới thiệu mô hình ý tưởng zHBM.

Về bản chất, zHBM loại bỏ interposer, tức đế trung gian silicon dùng để kết nối logic và bộ nhớ theo phương ngang, để ghép trực tiếp hai chip với nhau. Samsung đặt mục tiêu tăng băng thông thêm 230% và giảm 70% điện năng tiêu thụ so với HBM4E. Phần công suất tiết kiệm được, khoảng 100 W, sẽ được phân bổ lại cho năng lực tính toán của bộ tăng tốc.

Theo giới quan sát, động lực của kiến trúc xếp dọc là giới hạn không gian quanh chip tăng tốc. Dù diện tích chip tiếp tục tăng, chu vi dành cho kết nối HBM không tăng tương ứng, trong khi nhu cầu băng thông ngày càng lớn.

Nếu muốn gắn thêm HBM theo cách truyền thống, nhà sản xuất phải mở rộng kích thước interposer. Tuy nhiên, khi diện tích vượt quá khả năng phơi vẽ trong một lần của thiết bị quang khắc, tỷ lệ thành phẩm sẽ giảm. Interposer càng lớn cũng làm tăng nguy cơ cong vênh.

Với zHBM, đường truyền tín hiệu được rút ngắn đáng kể nhờ cấu trúc kết nối theo phương thẳng đứng. Thay vì đi qua interposer với chiều dài vài milimet, tín hiệu chỉ còn phải di chuyển trong quãng đường vài chục micromet. Khi khoảng cách truyền giảm, hệ thống không còn cần mạch I/O để đẩy tín hiệu đi xa, đồng thời có thể lược bỏ cả khâu căn chỉnh dữ liệu trước khi xuất tín hiệu.

Samsung cho biết phần lớn mức tiết kiệm điện đến từ thay đổi này. Hãng cũng áp dụng bố trí nhiều kênh I/O tại các vị trí khác nhau để rút ngắn thêm quãng đường dịch chuyển dữ liệu bên trong HBM.

Quy trình then chốt của zHBM là liên kết lai ở cấp wafer. Thay cho microbump, công nghệ này cho phép ghép trực tiếp đồng với đồng, qua đó tăng mạnh mật độ kết nối và đạt pitch dưới 6 micromet. Samsung dự kiến kết hợp kinh nghiệm tích lũy từ xếp lớp V-NAND và điện cực xuyên silicon (TSV) để tích hợp nhiều wafer DRAM với wafer tính toán thành một cấu trúc thống nhất.

Theo lộ trình được Samsung công bố tại Hot Chips 2026, giai đoạn đầu là áp dụng tiến trình 4 nm của hãng cho base die, lớp dưới cùng của HBM, đồng thời chuyển bộ điều khiển bộ nhớ từ phía bộ tăng tốc sang phía bộ nhớ. Ở giai đoạn này, nhiệt độ đỉnh được cho là giảm 35% nhờ áp dụng HPB.

Sang giai đoạn hai, Samsung sẽ bổ sung cảm biến nhiệt và khối tính toán lên base die. Đến giai đoạn ba, interposer sẽ bị loại bỏ hoàn toàn.

zHBM là điểm cuối trong lộ trình phát triển bộ nhớ của Samsung Electronics. Hiện sản phẩm đang được sản xuất hàng loạt là HBM4, bắt đầu xuất xưởng từ tháng 2. HBM4E đã được gửi mẫu từ tháng 5 và được đặt mục tiêu sản xuất hàng loạt vào năm sau.

Trong khi đó, HBM5 vẫn duy trì cấu trúc interposer nhưng nâng hiệu năng, dự kiến ra mắt tiếp theo vào khoảng năm 2028. zHBM hiện mới ở giai đoạn chứng minh khái niệm (PoC), bao gồm xác minh thiết kế và hợp tác với khách hàng. Giới trong ngành dự báo thời điểm sản xuất hàng loạt có thể rơi vào giai đoạn 2028-2029.

Mirae Asset Securities nhận định zHBM là lĩnh vực mà chỉ Samsung Electronics mới có khả năng tự triển khai, do công nghệ này đòi hỏi liên kết lai với pitch dưới 6 micromet cùng năng lực thiết kế tích hợp giữa bộ nhớ và SoC.

Tuy nhiên, tốc độ thương mại hóa sẽ phụ thuộc vào hai yếu tố then chốt là kiểm soát nhiệt và tỷ lệ thành phẩm. Khi đặt bộ nhớ lên trên bộ tăng tốc tiêu thụ tối đa 700-1.000 W, nhiệt sẽ truyền trực tiếp lên lớp bộ nhớ phía trên. Với DRAM, nhiệt độ tăng sẽ làm rút ngắn thời gian giữ dữ liệu.

Ngoài ra, việc ghép wafer đòi hỏi độ chính xác căn chỉnh ở mức dưới micromet; số lớp xếp chồng càng nhiều, tỷ lệ thành phẩm càng dễ giảm mạnh. Chỉ cần một trong hai phần, logic ở bên dưới hoặc bộ nhớ ở phía trên, phát sinh lỗi, toàn bộ gói đóng đều phải loại bỏ. Với Samsung Electronics, sớm cải thiện tỷ lệ thành phẩm là điều kiện then chốt để hạ chi phí phát triển.