KAIST 20日表示，电气与电子工程系教授Byungjin Cho研究团队研发出一种可选择性调控电荷迁移的新型隧穿层结构，为突破3D V-NAND存储器高密度集成限制提供了新方案。

3D V-NAND是一种通过垂直堆叠存储单元来提升单位面积存储容量的闪存技术。随着堆叠层数和存储密度不断提高，器件在擦写速度、数据保持特性和可靠性之间的权衡问题也愈发突出。

其中，承担电荷进出通道功能的隧穿层一直是影响性能的关键部分。隧穿层位于存储单元内部，是电子迁移所经过的超薄绝缘层。传统采用的硅氧氮化物（SiON）材料存在明显局限：若增强电荷通过性以提高擦除效率，已存储电子更容易泄漏；若提高势垒以保证数据保持能力，又会拖慢擦除速度。

KAIST指出，这也是下一代Penta Level Cell（PLC）技术面临的主要障碍之一。PLC需要在单个存储单元中区分32个电压状态，以实现更高存储密度，因此对隧穿层的电荷控制能力提出了更高要求。

为解决这一问题，研究团队跳出传统硅基材料体系，在隧穿层中引入硼氧氮化物（BON）。该材料的特点在于，不同类型电荷对应的势垒高度并不相同。基于这一特性，团队设计出“非对称能量势垒”结构，使擦除过程中所需的空穴更容易通过，同时有效抑制代表已存数据的电子向外泄漏。

研究团队表示，这种结构相当于在半导体内部构建了一道“可选择通行”的通道，在提升擦除效率的同时兼顾数据保持能力，从而缓解了3D V-NAND在高密度化过程中长期存在的性能与可靠性权衡难题。

实验结果显示，采用BON隧穿层的器件，数据擦除速度较传统方案最高提升23倍。即使经过数万次擦写循环，器件性能也几乎没有明显衰减，展现出较高耐久性。尤其在需要精细区分32级电压状态的PLC工作条件下，器件间的数据分布控制精度提升超过3倍。

Byungjin Cho表示，这项研究是一项可直接应用于下一代超大容量存储器制造的原创技术，有望帮助韩国在半导体领域继续保持技术领先。

据了解，该研究论文第一作者为KAIST电气与电子工程系硕博连读生Daehyeon Kang，相关成果已于去年12月在半导体领域顶级学术会议国际电子器件会议（IEDM）上发布。该研究获得韩国科学技术信息通信部“国家半导体研究室支援核心技术开发项目”支持。