[디지털투데이 고성현 기자] 삼성전자가 세계 최초로 차세대 게이트올어라운드(GAA) 공정 3나노 반도체 생산에 들어갔다. 업계 1위인 대만 TSMC보다도 빠른 GAA 공정 적용·3나노 제품 양산이다. 선단 공정을 미리 적용해 향후 초미세공정 경쟁에서 우위를 점하겠다는 삼성전자의 전략이다.

풀어야할 숙제는 안정적인 수율 확보다. 삼성전자는 이미 올해 초 4나노 공정에서 기대에 못미치는 수율로 핵심 임원 교체 등 변화를 겪었다. GAA 구조 3나노 양산은 기존 핀펫 대비 난이도가 크게 오를 것으로 예상돼, 단기간 내 수율 안정화로 신뢰성을 확보하는 것이 핵심이다.

지난 30일 삼성전자는 세계 최초로 GAA 기술을 적용한 3나노 공정 기반 고성능 컴퓨팅(HPC)용 시스템반도체 초도 양산에 돌입했다. 삼성전자는 HPC용 칩 생산을 시작으로 모바일 시스템온칩(SoC) 등으로 3나노 공정 양산을 확대할 계획이다.

GAA 구조·3나노 적용 세계 최초…초미세공정 앞설 발판 마련

반도체 칩의 핵심은 트랜지스터다. 전류의 흐름을 조절해 증폭하거나 차단하는 스위치 역할을 한다. 트랜지스터 내부 게이트(Gate)에 전압을 가하면 이와 맞닿은 부분에 채널(Channel)이 생성돼 소스와 드레인에 전류가 흐르게 되는 방식이다. 이때 게이트와 닿아 생성되는 채널의 길이(선폭)을 '3나노' 등으로 명명하는 나노미터(nm)의 기준으로 잡는다.

이 선폭이 작으면 작을수록 게이트가 제어할 수 있는 영역이 줄어든다. 게이트가 채널에 흐르는 전류를 제어하지 못하면 누설전류가 흐르는 단채널 효과가 발생한다. 단채널 효과가 발생하면 전력 효율이 떨어지고 반도체 오작동 발생 가능성이 커진다.

10나노급 이하 반도체 공정 기술력을 갖춘 회사는 삼성전자와 TSMC 뿐이다. 두 업체는 게이트와 채널 3면이 맞닿는 핀펫(FinFET) 구조로 반도체 칩을 생산해왔다. 핀펫 구조 조차도 4나노 이하 초미세공정에서는 한계를 맞이하는데, 이를 극복한 기술이 GAA(Gate-All-Around) 구조다. GAA는 게이트가 채널 4면을 감싸 전압 제어 능력을 높인 형태다.

GAA 구조를 활용하면 초미세공정에서도 반도체 동작 전압을 낮춰 전력 효율을 높이고 성능도 올릴 수 있다. 특히 저전력·고성능을 요구하는 서버 및 데이터센터, 모바일, 고성능 PC에 유효하다. TSMC, 삼성전자, 인텔 등 반도체 파운드리 업체들이 초미세공정 기술 개발에 열을 올리는 이유다.

삼성전자의 GAA를 적용한 3나노 공정 진입은 퀄컴, 애플, AMD, 엔비디아 등 핵심 반도체 설계 기업(팹리스)을 고객으로 확보할 수 있어서 의미가 크다. 경쟁사 대비 빠른 3나노 진입으로 공급 고객 확보에 용이하고, GAA 구조 선제 적용을 통해 향후 초미세공정 개발 경쟁에서도 유리한 고지를 점할 수 있다.

TSMC는 올해 말부터 3나노 양산에 들어간다. 기존 핀펫 구조를 개선한 '핀플렉스' 기술 기반 공정이다. 삼성전자가 택한 GAA 구조 적용은 오는 2025년 2나노 공정부터 상용화한다. 인텔은 내년 하반기에 3나노 공정에 들어가며, '리본펫'으로 명명한 GAA 구조도 2025년 초를 목표로 개발 중이다.

수율 상승 통한 초기 램프업 단축이 과제…"신공정 선제 적용 큰 이점될 것"

빠르게 선단 공정에 진입한 삼성전자의 과제는 안정적인 수율 확보다. 적정 수율 확보가 더뎌지면 연내 3나노에 진입할 TSMC에게 추격을 허용할 수 있다. 추격을 허용한다면 모처럼 선단 공정을 먼저 적용한 이점을 잃고 만다.

특히 선단 공정의 고객사 확보는 삼성전자에게 무엇보다 중요하다. 삼성전자는 미비한 국내 팹리스 생태계로 절반 이상이 훌쩍 넘는 매출을 글로벌 고객사에 의존하고 있다. 선단 공정 적용 지연이나 이슈 발생이 곧 매출로 직결되는 셈이다. 미디어텍, 노바텍 등 자국 팹리스와 중견·중소기업 매출 비중이 튼튼한 TSMC와 비교되는 대목이다.

올해 초 삼성전자 파운드리 위기론이 제기된 원인도 선단 공정 수율에 따른 고객사 이탈 우려 때문이다. 실제로 올해 상반기 삼성전자 4나노 공정 수율은 언론 예상치였던 30%에도 미치지 못한 것으로 확인된다. '수율이 안정 궤도에 올랐다'고 발표한 3월 말 주주총회 당시에도 유사한 수준이었던 것으로 파악됐다.

이번에 양산을 발표한 3나노 공정 수율 사정도 4나노와 별반 다르지 않은 것으로 전해졌다. 오히려 새로운 구조를 최초 적용하는 만큼 기술적 장벽이 더욱 높아, 수율 안정화가 더욱 어려울 것으로 관측된다.

선단공정이 늦어지면 업계 1위인 TSMC 추격이 어려워지는 건 물론, 파운드리 재진출을 선언한 인텔에게 고객사를 빼앗길 수도 있는 여지를 주게 된다. 인텔은 10나노 이하 공정 진입에 여전히 어려움을 겪고 있지만, 미국 정부의 지지에 힘입어 퀄컴 등 삼성전자 주요 고객사를 노리고 있는 상황이다.

하지만 반도체 업계는 수율 안정화 관련, 삼성전자에 낙관적인 시선을 보내고 있다. 선단 공정의 최초 양산 시에는 수율 안정화가 어려워 30%조차 나오지 않는 일이 다반사다. 하지만 반도체 칩이 해당 공정을 토대로 양산이 시작된다면 그 경험을 토대로 수율이 가파르게 오를 것이라는 게 업계의 설명이다.

업계 관계자는 "4~5나노나 3나노 같은 선단 공정의 초기 양산은 애플, 퀄컴과 같은 티어(Tier)1 업체만 이용하는 리스크가 있는 공정"이라며 "칩 양산 이후부터는 그 경험을 토대로 램프업(생산량 확대) 시기를 당길 수 있어, 선단 공정을 선제적용한 삼성전자에게 큰 이점으로 작용할 것"이라고 말했다.